Письма в журнал технической физики

Моделируется влияние формы канала вертикального полевого транзистора с изолированным затвором на амплитуду случайного телеграфного шума, индуцированного единичным зарядом, встроенным на граничных ловушках. Рассматриваются транзисторы с прямоугольным и трапециевидным поперечным сечением канала. Показано, что при встраивании единичного граничного заряда в потолке канала в подпороговой области напряжений на затворе амплитуда шума для транзистора с трапециевидным поперечным сечением меньше, чем для транзистора с прямоугольным сечением. Однако при встраивании единичного заряда в середине боковой поверхности канала амплитуда случайного телеграфного шума существенно больше для трапециевидного сечения. Ключевые слова: случайный телеграфный шум, FinFET-транзистор, граничный ловушечный заряд, плотность тока стока.

Атамуратова З.А., Юсупов А., Халикбердиев Б.О., Атамуратов А.Э. // ЖТФ. 2019. Т. 89. В. 7. С. 1067--1070
Atamuratov A.E., Atamuratova Z.A., Yusupov A., Ghani A. // Results Phys. 2018. V. 11. P. 656--658
Campbell J.P., Yul L.C., Cheung K.P., Qin J., Suehle J.S., Oates A., Sheng K. Large random telegraph noise in sub-threshold operation of nano-scale nMOSFETs // Proc. IEEE Int. Conf. IC Design and Technology (ICICDT). IEEE, 2009. P. 17--20
Toh S.O., King Liu T.-J., Nikolie B. Impact of random telegraph signaling noise on SRAM stability // 2011 Symp. on VLSI Technology. Digest of technical papers. IEEE, 2011. P. 204--205
Yamaoka M., Miki H., Bansal A., Wu S., Frank D.J., Leobandung E., Torii K. Evaluation methodology for random telegraph noise effects in SRAM arrays // IEDM Tech. Dig. IEEE, 2011. P. 745--748
Zou J., Wang R., Gong N., Huang R., Xu X., Ou J., Liu C., Wang J., Liu J., Wu J., Yu S., Ren P., Wu H., Lee S.-W., Wang Y. New insights into AC RTN in scaled high-k/metal-gate MOSFETs under digital circuits operations // 2012 Symp. on VLSI Technology. Digest of technical papers. IEEE, 2012. P. 139--140
Fan M.-L., Yang S.-Y., Hu V.P.-H., Chen Y.-N., Su P., Chuang C.-T. // Microelectron. Reliability. 2014. V. 54. P. 698--711
Dittmar K., Triyoso D.H., Erben E., Metzger J., Binder R., Brongersma H.H., Weisheit M., Engelmann H.-J. // Surf. Interface Anal. 2017. V. 49. P. 1175--1186. https://doi.org/10.1002/sia.6312
Кутлиев У.О., Каримов М.К., Отабоев М.У. // Физика и химия обраб. материалов. 2019. N 1. С. 5--10
Shin H., Oh B. Characterization of oxide traps by RTN measurement in MOSFETs and memory devices // 17th IEEE Int. Symp. on the physical and failure analysis of integrated circuits. IEEE, 2010. P. 1--5. DOI: 10.1109/IPFA.2010.5531998
Gerrer L., Amoroso S.M., Hussin R., Asenov A. // Microelectron. Reliability. 2014. V. 54. P. 1749--1752
Fan M.-L., Hu V.P.-H., Chen Y.-N., Su P., Chuang C.-T. // IEEE Trans. Electron. Dev. 2012. V. 59. N 8. P. 2227--2234
Lu B.K.Y., Fan M.-L., Su P. Impact of aspect ratio on the subthreshold RTN amplitude of multi-gate MOSFETs // Proc. of the Int. Conf. on solid state devices and materials. Nagoya, 2011. P. 84--85. DOI: 10.7567/SSDM.2011.P-3-1
Wang X., Brown A.R., Cheng B., Asenov A. RTS amplitude distribution in 20 nm SOI FinFETs subject to statistical variability // Int. Conf. on simulation of semiconductor processes and devices (SISPAD). Denver, 2012. P. 296--299
Both T.H., Firpo Furtado G., Wirth G.I. // Microelectron. Reliability. 2018. V. 80. P. 278--283
Garcia-Loureiro A.J., Seoane N., Aldegunde M., Valin R., Asenov A., Martinez A., Kalna K. // IEEE Trans. Computer-Aided Design Integr. Circuits Syst. 2011. V. 30. N 6. P. 841--851
Asenov A., Brown A., Watling J. // Solid-State Electron. 2003. V. 47. P. 1141--1145
Basker V.S., Standaert T., Kawasaki H., Yeh C.-C., Maitra K., Yamashita T., Faltermeier J., Adhikari H., Jagannathan H., Wang J., Sunamura H., Kanakasabapathy S., Schmitz S., Cummings J., Inada A., Lin C.-H., Kulkarni P., Zhu Y., Kuss J., Yamamoto T., Kumar A., Wahl J., Yagishita A., Edge L.F., Kim R.H., Mclellan E., Holmes S.J., Johnson R.C., Levin T., Demarest J., Hane M., Takayanagi M., Colburn M., Paruchuri V.K., Miller R.J., Bu H., Doris B., McHerron D., Leobandung E., O'Neill J. A 0.063 μm² FinFET SRAM cell demonstration with conventional lithography using a novel integration scheme with aggressively scaled fin and gate pitch // Symp. on VLSI Technology. Digest of technical papers. IEEE, 2010. P. 19--20

Подсчитывается количество просмотров абстрактов ("html" на диаграммах) и полных версий статей ("pdf"). Просмотры с одинаковых IP-адресов засчитываются, если происходят с интервалом не менее 2-х часов.

Дата начала обработки статистических данных - 27 января 2016 г.

Учредители

Издатель